技术摘要：
本发明公开了一种基于三输入FET器件的一位全加器，包括第十四个FET管，七个FET管采用P型三输入FET器件实现，七个FET管采用N型三输入FET器件实现，N型三输入FET器件三个栅极中任意两个或三个接入的输入信号均为1时，N型三输入FET器件的源极和漏极之间导通，P型三输入FET  全部
背景技术：
由于短沟道效应严重制约了平面MOS器件尺寸的进一步缩小，为了能够延续摩尔 定律，人们提出了诸多有关新器件结构的设想。其中FinFET由于其立体结构提高了栅极对 沟道的控制能力，抑制了短沟道效应，减小了器件的泄漏电流，并提高了开态电流。已有研 究表明，在设计电路时，采用二输入形式的器件比单输入形式的器件更加灵活和高效。低阈 值的二输入FinFET器件相当于二个并联的晶体管，高阈值的二输入FinFET器件相当于二个 串联的晶体管，在集成电路设计中可以简化电路结构，从而降低功耗，减小芯片面积。如果 一个器件有三个输入端，则可以实现更灵活、更高效的电路设计。 全加器作为电子系统的一种基本单元，它不仅能完成加法，还能参与减法、乘法和 除法等运算，被广泛运用在大规模的集成电路设计中。现有的一种基于CMOS器件的一位全 加器的电路如图1所示。该一位全加器由14个P型CMOS晶体管、14个N型CMOS晶体管构成。该 一位全加器使用的CMOS晶体管数目较多，电路结构较为复杂，电路面积、功耗和功耗延时积 较大。
技术实现要素：
本发明所要解决的技术问题是提供一种使用晶体管数量较少，电路功耗和功耗延 时积均较小的基于三输入FET器件的一位全加器。 本发明解决上述技术问题所采用的技术方案为：一种基于三输入FET器件的一位 全加器，包括第一FET管、第二FET管、第三FET管、第四FET管、第五FET管、第六FET管、第七 FET管、第八FET管、第九FET管、第十FET管、第十一FET管、第十二FET管、第十三FET管和第十 四FET管，所述的第一FET管、所述的第三FET管、所述的第五FET管、所述的第七FET管、所述 的第九FET管、所述的第十一FET管和所述的第十三FET管分别采用P型三输入FET器件实现， 所述的第二FET管、所述的第四FET管、所述的第六FET管、所述的第八FET管、所述的第十FET 管、所述的第十二FET管和所述的第十四FET管分别采用N型三输入FET器件实现，所述的N型 三输入FET器件具有第一栅极、第二栅极、第三栅极、漏极和源极，当所述的N型三输入FET器 件的第一栅极接入的输入信号、第二栅极接入的输入信号和第三栅极接入的输入信号这三 个输入信号中两个输入信号为“1”、另一个输入信号为“0”时或三个输入信号都为“1”时，所 述的N型三输入FET器件的源极和漏极之间导通，所述的P型三输入FET器件具有第一栅极、 第二栅极、第三栅极、漏极和源极，当所述的P型三输入FET器件的第一栅极接入的输入信 号、第二栅极接入的输入信号和第三栅极接入的输入信号这三个输入信号中两个输入信号 为“0”、另一个输入信号为“1”时或三个输入信号都为“0”时，所述的P型三输入FET器件的源 极和漏极之间导通；所述的第一FET管的源极、所述的第三FET管的源极、所述的第五FET管 的源极、所述的第七FET管的源极、所述的第九FET管的源极、所述的第十一FET管的源极和 4 CN 111600596 A 说　明　书 2/6 页 所述的第十三FET管的源极均接电源，所述的第二FET管的源极、所述的第四FET管的源极、 所述的第六FET管的源极、所述的第八FET管的源极、所述的第十FET管的源极、所述的第十 二FET管的源极和所述的第十四FET管的源极均接地，所述的第一FET管的第一栅极、所述的 第二FET管的第一栅极、所述的第五FET管的第一栅极、所述的第五FET管的第二栅极、所述 的第五FET管的第三栅极、所述的第六FET管的第一栅极、所述的第六FET管的第二栅极和所 述的第六FET管的第三栅极连接且其连接端为所述的一位全加器的第一信号输入端，所述 的一位全加器的第一信号输入端用于接入第一输入信号，所述的第一FET管的第二栅极、所 述的第二FET管的第二栅极、所述的第七FET管的第一栅极、所述的第七FET管的第二栅极、 所述的第七FET管的第二栅极、所述的第八FET管的第一栅极、所述的第八FET管的第二栅极 和所述的第八FET管的第三栅极连接且其连接端为所述的一位全加器的第二信号输入端， 所述的一位全加器的第二信号输入端用于接入第二输入信号，所述的第一FET管的第三栅 极、所述的第二FET管的第三栅极、所述的第九FET管的第三栅极、所述的第十FET管的第一 栅极、所述的第十一FET管的第二栅极和所述的第十二FET管的第二栅极连接且其连接端为 所述的一位全加器的进位输入端，所述的一位全加器的进位输入端用于接入低位输出的进 位信号，所述的第一FET管的漏极、所述的第二FET管的漏极、所述的第三FET管的第一栅极、 所述的第三FET管的第二栅极、所述的第三FET管的第三栅极、所述的第四FET管的第一栅 极、所述的第四FET管的第二栅极、所述的第四FET管的第三栅极、所述的第十一FET管的第 一栅极和所述的第十二FET管的第三栅极连接，所述的第三FET管的漏极和所述的第四FET 管的漏极连接且其连接端为所述的一位全加器的进位输出端，所述的一位全加器的进位输 出端用于向高位输出进位信号，所述的第五FET管的漏极、所述的第六FET管的漏极、所述的 第九FET管的第一栅极和所述的第十FET管的第三栅极连接，所述的第七FET管的漏极、所述 的第八FET管的漏极、所述的第九FET管的第二栅极和所述的第十FET管的第二栅极连接，所 述的第九FET管的漏极、所述的第十FET管的漏极、所述的第十一FET管的第三栅极和所述的 第十二FET管的第一栅极连接，所述的第十一FET管的漏极、所述的第十二FET管的漏极、所 述的第十三FET管的第一栅极、所述的第十三FET管的第二栅极、所述的第十三FET管的第三 栅极、所述的第十四FET管的第一栅极、所述的第十四FET管的第二栅极和所述的第十四FET 管的第三栅极连接，所述的第十三FET管的漏极和所述的第十四FET管的漏极连接且其连接 端为所述的一位全加器的和输出端，所述的一位全加器的和输出端用于输出和信号。 与现有技术相比，本发明的优点在于通过第一FET管、第二FET管、第三FET管、第四 FET管、第五FET管、第六FET管、第七FET管、第八FET管、第九FET管、第十FET管、第十一FET 管、第十二FET管、第十三FET管和第十四FET管构建基于三输入FET器件的一位全加器，第一 FET管、第三FET管、第五FET管、第七FET管、第九FET管、第十一FET管和第十三FET管分别采 用P型三输入FET器件实现，第二FET管、第四FET管、第六FET管、第八FET管、第十FET管、第十 二FET管和第十四FET管分别采用N型三输入FET器件实现，N型三输入FET器件具有第一栅 极、第二栅极、第三栅极、漏极和源极，当N型三输入FET器件的第一栅极接入的输入信号、第 二栅极接入的输入信号和第三栅极接入的输入信号这三个输入信号中两个输入信号为 “1”、另一个输入信号为“0”时或三个输入信号都为“1”时，N型三输入FET器件的源极和漏极 之间导通，P型三输入FET器件具有第一栅极、第二栅极、第三栅极、漏极和源极，当P型三输 入FET器件的第一栅极接入的输入信号、第二栅极接入的输入信号和第三栅极接入的输入 5 CN 111600596 A 说　明　书 3/6 页 信号这三个输入信号中两个输入信号为“0”、另一个输入信号为“1”时或三个输入信号都为 “0”时，P型三输入FET器件的源极和漏极之间导通，当一位全加器的第一输入端接入的输入 信号A、第二输入端接入的输入信号B和进位输入端接入的进位信号CI均为“1”时，对于一位 全加器的进位输出端，由于此时第二FET管和第三FET管导通，一位全加器的进位输出端电 平被拉高，输出高电平信号“1”，对于一位全加器的和输出端，由于此时第二FET管、第六FET 管、第八FET管、第九FET管、第十二FET管和第十三FET管导通，一位全加器的和输出端电平 被拉高，输出高电平信号“1”；当一位全加器的第一输入端接入的输入信号A、第二输入端接 入的输入信号B和进位输入端接入的进位信号CI均为“0”时，对于一位全加器的进位输出 端，由于此时第一FET管和第四FET管导通，一位全加器的进位输出端电平被拉低，输出低电 平信号“0”，对于一位全加器的和输出端，由于此时第一FET管、第五FET管、第七FET管、第十 FET管、第十一FET管和第十四FET管导通，一位全加器的和输出端电平被拉低，输出低电平 信号“0”；当一位全加器的第一输入端接入的输入信号A为“0”、第二输入端接入的输入信号 B和进位输入端接入的进位信号CI均为“1”时，对于一位全加器的进位输出端，由于此时第 二FET管和第三FET管导通，一位全加器的进位输出端电平被拉高，输出高电平信号“1”，对 于一位全加器的和输出端，由于此时第二FET管、第五FET管、第八FET管、第十FET管、第十一 FET管和第十四FET管导通，一位全加器的和输出端电平被拉低，输出低电平信号“0”；当一 位全加器的第二输入端接入的输入信号B为“0”、第一输入端接入的输入信号A和进位输入 端接入的进位信号CI均为“1”时，对于一位全加器的进位输出端，由于此时第二FET管和第 三FET管导通，一位全加器的进位输出端电平被拉高，输出高电平信号“1”，对于一位全加器 的和输出端，由于此时第二FET管、第六FET管、第七FET管、第十FET管、第十一FET管和第十 四FET管导通，一位全加器的和输出端电平被拉低，输出低电平信号“0”；当一位全加器的进 位输入端接入的进位信号CI为“0”、第一输入端接入的输入信号A和第二输入端接入的输入 信号B均为“1”时，对于一位全加器的进位输出端，由于此时第二FET管和第三FET管导通，一 位全加器的进位输出端电平被拉高，输出高电平信号“1”，对于一位全加器的和输出端，由 于此时第二FET管、第六FET管、第八FET管、第九FET管、第十一FET管和第十四FET管导通，一 位全加器的和输出端电平被拉低，输出低电平信号“0”；当一位全加器的第一输入端接入的 输入信号A为“1”、第二输入端接入的输入信号B和进位输入端接入的进位信号CI均为“0” 时，对于一位全加器的进位输出端，由于此时第一FET管和第四FET管导通，一位全加器的进 位输出端电平被拉低，输出低电平信号“0”，对于一位全加器的和输出端，由于此时第一FET 管、第六FET管、第七FET管、第九FET管、第十二FET管和第十三FET管导通，一位全加器的和 输出端电平被拉高，输出高电平信号“0”；当一位全加器的第二输入端接入的输入信号B为 “1”、第一输入端接入的输入信号A和进位输入端接入的进位信号CI均为“0”时，对于一位全 加器的进位输出端，由于此时第一FET管和第四FET管导通，一位全加器的进位输出端电平 被拉低，输出低电平信号“0”，对于一位全加器的和输出端，由于此时第一FET管、第五FET 管、第八FET管、第九FET管、第十二FET管和第十三FET管导通，一位全加器的和输出端电平 被拉高，输出高电平信号“1”；当一位全加器的进位输入端接入的进位信号CI为“1”、第一输 入端接入的输入信号A和第二输入端接入的输入信号B均为“0”时，对于一位全加器的进位 输出端，由于此时第一FET管和第四FET管导通，一位全加器的进位输出端电平被拉低，输出 低电平信号“0”，对于一位全加器的和输出端，由于此时第一FET管、第五FET管、第七FET管、 6 CN 111600596 A 说　明　书 4/6 页 第十FET管、第十二FET管和第十三FET管导通，一位全加器的和输出端电平被拉高，输出高 电平信号“1”；由此本发明的一位全加器可以完整地实现对应逻辑功能，本发明的一位全加 器通过十四个FET管实现，使用晶体管数量较少，电路功耗和功耗延时积均较小。 附图说明 图1为现有的一种基于CMOS器件的一位全加器的电路图； 图2为本发明的基于三输入FET器件的一位全加器的电路图； 图3为在标准电压(0 .8V)下，本发明的基于三输入FET器件的一位全加器基于 BSIMIMG标准工艺的仿真波形图。