技术摘要：
本发明涉及一种半导体存储装置及检查方法。本发明的实施方式的半导体存储装置具备：积层体，隔着绝缘层而积层多个导电层，且具有多个导电层的端部成阶梯状的阶梯部；多个柱，在积层体内沿着积层体的积层方向延伸，且在与多个导电层的至少一部分的交叉部形成多个存储单  全部
背景技术：
在三维非易失性存储器中，为了将积层所得的多个导电层引出，而将导电层的端 部设为阶梯状，并在该端部配置多个接点。在此情况下，理想的是精度良好地检查接点是否 未贯通连接对象导电层与下层的导电层发生短路。
技术实现要素：
一实施方式提供一种可以精度良好地检测因贯通导电层的接点导致的短路的半 导体存储装置及检查方法。 实施方式的半导体存储装置具备：积层体，隔着绝缘层而积层多个导电层，且具有 所述多个导电层的端部成阶梯状的阶梯部；多个柱，在所述积层体内沿着所述积层体的积 层方向延伸，且在与所述多个导电层的至少一部分的交叉部形成多个存储单元；以及多个 接点，对应于所述阶梯部的各阶配置，且与所述各阶的所述导电层分别导通；所述多个接点 中，在与从下层起算第(n-1)层(n为2以上的整数)导电层连接的接点上配置有第1插塞，在 所述第1插塞上配置有第2插塞，所述多个接点中，在与从下层起算第n层导电层连接的接点 上未配置有所述第1插塞而配置有所述第2插塞。 附图说明 图1A及图1B是表示实施方式的半导体存储装置的构成例的图。 图2A及图2B是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程 图。 图3A及图3B是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程 图。 图4A及图4B是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程 图。 图5A及图5B是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程 图。 图6是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。 图7是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。 图8A及图8B是对实施方式的VC检查的原理进行说明的示意图。 6 CN 111584493 A 说　明　书 2/8 页 图9A及图9B是表示实施方式的VC检查中的各部分的观测图像的示意图。 图10是表示实施方式的VC检查的顺序的一例的流程图。 图11A及图11B是对实施方式的变化例的半导体存储装置进行说明的图。